基于FPGA的智能超声波功率源的设计

基于FPGA的智能超声波功率源的设计 - FPGA/CPLD - 电子工程

DDS技术是一种用数字控制信号的相位增量技术，具有频率分辨率高、稳定性好、可灵活产生多种信号的优点。基于DDS的波形发生器是通过改变相位增量寄存器的值△phase(每个时钟周期的度数)来改变输出频率的。如图2所示，每当N位全加器的输出锁存器接收到一个时钟脉冲时，锁存在相位增量寄存器中的频率控制字就和N位全加器的输出相加。在相位累加器的输出被锁存后，它就作为波形存储器的一个寻址地址，该地址对应的波形存储器中的内容就是一个波形合成点的幅度值，然后经D/A转换变成模拟值输出。当下一个时钟到来时，相位累加器的输出又加一次频率控制字，使波形存储器的地址处于所合成波形的下一个幅值点上。最终，相位累加器检索到足够的点就构成了整个波形。

DDS的输出信号频率由下式计算：

Fout=(△phase×FCLK)/2N(1)

DDS的频率分辨率定义为：

Fout=FCLK/2N(2)

由于基准时钟的频率一般固定，因此相位累加器的位数决定了频率分辨率，位数越多，分频率越高。

2.2DDS的FPGA实现

FPGA（现场可编程逻辑门阵列）是从80年代中期开始出现的一种新的可编程器件，它们的编程方式先进高速，可以在线编程修改，一般工作频率可以达到100MHz，所以在数字电路设计领域得到越来越广泛的应用。本系统中采用Altera公司的cyclone系列的FPGA进行DDS的设计，采用的芯片是EP1C3T144C8。

(1)相位字寄存器

它是一个24位的并行输入并行输出寄存器，用来存放24位的相位值，即频率控制字，系统工作时，可以通过上位机的串口输入频率控制字。

(2)相位累加器

相位累加器用于对代表频率的相位字进行累加运算，相位字的值决定了输出信号的频率。

如图3，本系统中的累加器采用的是24位的结构，如果直接采用很宽位数的加法器构成累加器，则加法器的延时会大大的限制累加器的操作速度，所以采用的是3个8位的累加器级连的结构，每一级采用一个小的累加器实现部分位的累加，然后再将进位值传给下一级做进一步的累加，从而提高了系统的运算速度。